次世代半導体3D集積技術の動向（2021年4月調査）
発刊日
2021/08/16
体裁
B5 / 44頁
資料コード
R63200802
PDFサイズ
5.8MB
PDFの基本仕様
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カテゴリ
調査資料詳細データ
調査概要
本調査レポートは、定期刊行物 Yano E plus 2021年5月号 に掲載されたものです。
リサーチ内容
～nMOSとpMOSを垂直に積層するCFETは最先端3D集積化技術として注目。一方、シリコンダイの集積技術も急ピッチで進展している～
1．高密度化の切り札となる3次元（3D）集積技術
2．Siダイの3D集積化技術
3．3D集積半導体の市場規模推移と予測
【図・表1．3D集積半導体のWW市場規模推移と予測（金額：2019-2024年予測）】
【図・表2．3D集積半導体の分類別WW市場規模推移と予測（金額：2019-2024年予測）】
4．半導体3D集積技術に関連する企業・研究機関の取組動向
4-1．学校法人岡山理科大学
【図1．曲率半径が異なる3Dナノ多孔質グラフェンのSEM像(上)、
低倍率TEM像(下)、3次元多孔質グラフェンの種類：
(a)曲率半径500-1,000nm、(b)曲率半径50-150nm、(c)曲率半径25-50nm】
【図2．(a)イオン液体を利用した3Dナノ多孔質グラフェン電気2重層
トランジスターの概要図、(b),(c)フェルミ準位近傍の
角度積分光電子分光スペクトルと電気2重層トランジスターの伝達特性、
および実験から予想される曲率に対する電子状態の変化の様子】
【表1．曲率を変化させたときの室温での多孔質グラフェンのデバイス特性】
4-2．国立研究開発法人 産業技術総合研究所（産総研）(1)フロントエンド
(1)3D積層による高密度化の方策～フロントエンドとバックエンド
【図3．フロントエンド3D集積技術のメリット】
(2)高移動度ポストシリコン材料の3D積層によるCMOS回路動作に成功
（https://www.aist.go.jp/aist_j/press_release/pr2014/pr20140609_2/pr20140609_2.html）
【図4．InGaAs-nMOSFET/SiGe-pMOSFET 3D積層CMOS断面の模式図(a)と
電子顕微鏡像(b)】
(3)Si LSIの微細化限界を打破するビルドアップ3D集積化技術
【図5．トランスファー&ビルトによる3D集積】
【図6．大面積ウェハーを用いたGeOIウェハーの実現】
4-3．国立研究開発法人 産業技術総合研究所（産総研）(2)バックエンド
【図7．3次元集積システムの模式図】
(1)ナノ粒子堆積法による円錐Auバンプ形成技術
【図8．ナノ粒子堆積法による円錐Auバンプ形成技術】
【図9．ナノ粒子堆積法による円錐Auバンプの微細形成を示すSEM像】
(2)国家プロジェクトにおける3次元集積基盤技術の研究開発
①超高密度電子SI技術プロジェクト（平成11～14年度）
【図10．20µm微細ピッチ接続対応のSiインターポーザー】
②立体構造新機能集積回路（ドリームチップ）技術開発プロジェクト（平成20～24年度）
【図11．3D集積システムにおけるパワー・インテグリティー（PI）】
③次世代スマートデバイス開発プロジェクト（平成25～29年度）
【図12．次世代スマートデバイス開発プロジェクトの成果と意義】
④IoT推進のための横断技術開発プロジェクト（平成28～令和2年度）
【図13．裏面埋設メタル配線技術を付与したロジック回路の4段積層】
【図14．裏面埋設配線とTSVを形成したCMOSウェハー】
【図15．裏面埋設配線とTSVの断面SEM像】
4-4．国立大学法人東京工業大学
(1)BBCube
【図16．バンプレスWOWプロセス】
【図17．ウェハー厚みとデバイス特性】
【図18．COWプロセス】
【図19．WOWプロセスとCOW/WOWプロセスのフロー】
(2) BBCubeのメモリーへの適用
【図20． BBCubeのメモリーへの適用(1)】
【図21． BBCubeのメモリーへの適用(2)】
【図22．半導体の微細化と集積技術の進展】
4-5．国立大学法人東京大学
（1）3Dスタックアーキテクチャ
【図23．(左)従来の2Dメモリーアレイ
(右)本研究で提案する3D集積メモリーアレイによるIMCの概念図】
(右)本研究で提案する3D集積メモリーアレイによるIMCの概念図】
【図24．3次元RRAMアレイスタッキングアーキテクチャ】
【図25．トランジスターのチャネル材料の移動度
(左)プロセス温度に対する移動度。(右)アスペクト比に対する移動度】
【図26．(左)RRAMとIGZOトランジスターからなるメモリーセルの
ペアによるXNOR演算の基本ユニット(右)試作した
メモリーアレイの写真】
（2）IGZO FET＆RRAMデバイスの構造
【図27．IGZO-FETとRRAMのデバイス断面構造】
【図28．IGZO FETのそれぞれの層の断面TEM像】
【図29．RRAMのそれぞれの層の断面TEM像】
4-6．東北マイクロテック株式会社
(1)3D LSIの構成と利点
【図30．従来のLSIと3D LSIを比較した模式図】
(2)3D LSIの課題と解決策
(3)3D LSIに必要な技術と材料
【図31．3D LSIを実現するための技術・材料】
①Via First
②Via Middle
③Via Last
【図32．LSI製造フローとTSV形成プロセス】
【図33．ウェハー／チップ接合技術】
【表2．積層方法】
(4)マイクロバンプ接合を使った積層型ピクセルディテクター及びセンサー技術
①マイクロバンプ接合技術
【図34．積層型センサー/ディテクター断面模式図】
②NpD法を使ったAu円錐バンプ接合
【図35．NpD装置を使ったバンプ形成フロー】
③積層型ピクセル型検出器
【図36．ピクセル型素粒子検出器】
【図37．Au円錐バンプを使った検出器の形成プロセスフロー】
5．半導体3D集積技術の将来展望
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